Samsung хоче наблизити compute до пам’яті: що означає дорожня карта HBM4 → HBM4E → zHBM

Чому HBM така важлива

Великі моделі дедалі частіше впираються не в нестачу обчислень як таких, а у memory bottleneck. Якщо прискорювач не може швидко отримувати дані, дорогий compute простоює.

HBM вирішує це через щільне 3D-стекування, широкий інтерфейс і високу пропускну здатність. Тому боротьба за AI now іде не лише між GPU-дизайнами, а й між memory roadmaps.

Що Samsung уже показує

На офіційній сторінці HBM4 Samsung заявляє до 3 300 GB/s bandwidth і 2 048 I/O pins. У своїх матеріалах компанія також просуває HBM4E зі швидкістю до 3,6 TB/s на стек і масштабуванням до 16 Gbps.

Тобто вже на офіційному рівні Samsung намагається продати ринку не просто нову DRAM, а платформу для AI era, пов’язану з foundry, packaging і accelerator design.

Що таке zHBM

Найцікавіша частина історії приходить із Hot Chips 2026, де, за повідомленням Tom’s Hardware, Samsung описала трифазну еволюцію HBM у бік zHBM. Ідея полягає в тому, що base die стає дедалі більш логічним шаром, а межа між пам’яттю та compute architecture тоншає.

Простою мовою: чим ближче логіка до пам’яті, тим менше втрат на русі даних і тим кращий шанс зняти головне вузьке горло AI-систем.

Що тут найважливіше

Потрібно чітко розділяти сьогоднішню продуктову реальність і майбутню архітектурну візію. HBM4 і HBM4E — це офіційні продукти та характеристики Samsung. zHBM — поки напрямок розвитку, а не те, що вже масово стоїть у серверах.

Але саме такі дорожні карти показують, куди рухатиметься ринок: пам’ять дедалі менше буде “пасивним компонентом” і дедалі більше — активною частиною AI-архітектури.

Трифазна схема Samsung набагато цікавіша, ніж просто “HBM стане швидшою”

Live-coverage Hot Chips розкриває дорожню карту детальніше. Phase 1 — XPU area reclamation: Samsung хоче зменшити PHY/D2D footprint, переносити memory controller у base die та використовувати Heat Path Block для боротьби з локальним перегрівом. У презентаційних оцінках йдеться про понад 35% зниження peak temperature і звільнення частини площі XPU.

Phase 2 — functional expansion: base die отримує RAS sensors, real-time telemetry, on-die testing, memory-extension controllers і навіть selective processing elements. Це вже майже co-processor біля пам’яті, а не пасивний інтерфейс.

Phase 3 — zHBM: справжній 3D-стек замість 2.5D interposer

У третій фазі Samsung пропонує прибрати звичний 2.5D interposer і вертикально зблизити XPU та DRAM. Distributed I/O зменшує шлях даних, а WoW/hybrid bonding має дати надвисоку щільність з’єднань.

За цифрами, які медіа зняли зі слайдів Samsung, цільовий zHBM-концепт говорить про приблизно 0.5 pJ/bit I/O power, понад 2.3× bandwidth, близько 70% нижче DRAM power і до 100 W thermal headroom у прикладі системи. Це не shipping specs, а roadmap targets — але вони добре показують масштаб ставки.

HBM4 уже стала точкою переходу від “пам’яті” до logic-heavy memory

ServeTheHome відзначає, що саме з HBM4 Samsung переносить base die на 4-nm logic process, тоді як core DRAM dies залишаються на DRAM-class nodes. Це дозволяє робити B-die дедалі складнішим і скорочувати PHY area та channel length.

У перспективі Samsung на слайдах показує HBM5 з більш ніж 60 GB capacity і понад 6 TB/s bandwidth. Тобто проблема вже не тільки “додати ще шарів пам’яті”, а архітектурно перебудувати весь data path.

У Samsung є ще одна причина поспішати: SK hynix поки попереду

Конкурентний контекст теж важливий. Reuters повідомляв, що на початку 2026 року SK hynix контролювала близько 58% глобального HBM market і вкладає $4 млрд у американську AI-chip packaging фабрику в Indiana з перспективою виробництва HBM4E у 2029 році.

Тому zHBM-roadmap — не академічна фантазія Samsung. Компанія намагається повернути архітектурну ініціативу в сегменті, де попит шалений, а лідерство напряму впливає на відносини з Nvidia та іншими accelerator vendors.

↗